반도체 성능 경쟁은 오랫동안 “트랜지스터를 얼마나 작게 만들 수 있는가”로 설명됐다. 화웨이가 공개한 Tau(τ) Scaling Law는 이 관점을 조금 바꾼다. 더 작게 만드는 것만이 아니라, 칩 안에서 신호가 이동하는 시간을 줄이는 방식으로 성능과 밀도를 높이겠다는 접근이다.
Tau-Scaling이 말하는 것
화웨이는 2026년 5월 25일 상하이에서 열린 IEEE ISCAS 2026에서 Tau Scaling Law를 발표했다.1 이 원리는 반도체와 전자 시스템의 발전 기준을 기존의 기하학적 스케일링에서 시간(τ) 스케일링으로 옮기겠다는 주장이다.1
쉽게 말해, 칩 안에서 데이터가 이동하는 길과 시간을 줄이는 데 초점을 둔다. 목표는 신호 전파 지연을 낮추고, 그 결과 트랜지스터 밀도와 시스템 성능을 높이는 것이다.1
기존의 스케일링이 “소자를 더 작게 만드는 문제”에 가까웠다면, Tau-Scaling은 “신호가 더 짧고 효율적인 경로로 움직이게 만드는 문제”에 가깝다.
핵심은 LogicFolding
화웨이가 Tau Scaling Law의 핵심 기술로 제시한 것은 LogicFolding이다.1 LogicFolding은 전통적인 회로 배치의 물리적 경계를 완화해, 성능에 큰 영향을 주는 임계 경로 배선을 짧게 만드는 아키텍처로 설명됐다.1
배선이 짧아지면 신호가 이동할 때 발생하는 저항성·정전용량성 부하가 줄어든다. 화웨이는 이를 통해 회로 성능과 트랜지스터 밀도를 함께 높일 수 있다고 밝혔다.1
이 대목에서 중요한 점은 Tau-Scaling이 단순히 “첨단 공정 없이 같은 성능을 낸다”는 우회로가 아니라는 것이다. 공정 미세화만 바라보는 대신, 회로 배치와 아키텍처를 함께 조정해 지연 시간을 줄이려는 설계 중심의 접근에 가깝다.
왜 지금 주목받는가
미국의 수출 통제로 중국 기업은 첨단 노광 장비와 선단 공정 접근에 제약을 받아왔다. 이런 배경에서 화웨이의 발표는 단순한 연구 발표를 넘어, 제조 제약이 설계 혁신을 압박한 사례로 읽힌다.2
화웨이는 Tau Scaling 기반 고급 칩이 2031년까지 1.4nm 공정에 해당하는 트랜지스터 밀도에 도달할 수 있다고 밝혔다.1 다만 이는 실제 1.4nm 공정으로 생산한다는 뜻이라기보다, 밀도와 성능 특성을 그 수준에 맞추겠다는 목표로 이해하는 편이 안전하다.
따라서 관찰해야 할 지점은 명확하다.
실제 제품에서 성능 향상이 검증되는가
전력 소모와 발열을 감당할 수 있는가
대량 생산에서 수율과 비용이 따라오는가
Tau-Scaling이 무어의 법칙을 대체할지는 아직 알 수 없다. 그러나 반도체 경쟁의 질문이 넓어지고 있다는 점은 분명하다. 앞으로의 경쟁은 “얼마나 작게 깎는가”뿐 아니라 “얼마나 짧고 효율적으로 움직이게 하는가”를 함께 묻게 될 것이다.
2Huawei proposes new path for chip development amid US sanctions
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