반도체 성능 경쟁은 오랫동안 “얼마나 더 작게 만들 수 있나”의 싸움이었다. 화웨이가 IEEE ISCAS에서 제안한 타우(τ) 스케일링 법칙은 이 질문을 “신호가 얼마나 더 빨리 이동할 수 있나”로 바꾼다.1
핵심은 선폭 축소 자체가 아니다. 소자, 회로, 칩, 시스템 전반에서 신호 전파 지연을 줄여 성능과 전력 효율, 트랜지스터 밀도를 함께 개선하겠다는 접근이다.1
τ 스케일링이란 무엇인가
τ는 시간상수를 뜻한다. 회로 관점에서는 신호가 얼마나 빠르게 전달되고 안정화되는지를 이해하는 기준으로 볼 수 있다.
화웨이는 기존의 기하학적 미세화 대신 시간 스케일링을 반도체와 전자 시스템 진화의 새 원칙으로 제시했다.1 즉, 더 작은 트랜지스터를 만드는 것만으로 성능을 높이던 방식에서 벗어나, 지연 시간을 줄이는 모든 설계 요소를 함께 보겠다는 의미다.
이 점이 τ 스케일링의 핵심이다. 공정 노드 하나만 보는 것이 아니라 소자, 회로, 칩, 시스템을 동시에 최적화하는 다층 공동 최적화 메커니즘을 강조한다.1 공정 미세화가 점점 어려워지는 상황에서, 성능 향상의 기준을 “크기”에서 “시간”으로 넓히려는 시도라고 볼 수 있다.
지연을 줄이는 네 가지 층위
τ 스케일링은 추상적인 구호에 그치지 않는다. 화웨이는 지연 시간을 줄이기 위한 최적화를 여러 층위로 나눠 설명한다.
소자 수준에서는 트랜지스터와 인터커넥트의 저항, 기생 커패시턴스를 최적화해 시간상수 τ를 낮춘다.1 회로에서 저항과 커패시턴스가 커질수록 신호 전파가 느려지기 때문에, 이 부담을 줄이는 것이 출발점이다.
회로 수준의 대표 기술은 LogicFolding이다. 전통적인 회로 배치의 물리적 경계를 재구성해 핵심 경로의 배선을 짧게 만드는 방식이다.1 배선이 짧아지면 신호 전파에 따르는 저항성·용량성 부하가 줄고, 이는 트랜지스터 밀도와 회로 성능 개선으로 이어질 수 있다.2
칩 수준에서는 소프트웨어, 아키텍처, 실리콘을 함께 설계한다. 명령과 데이터 흐름을 워크로드에 맞게 제어해 병목을 줄이려는 접근이다.1
시스템 수준에서는 UnifiedBus가 등장한다. 화웨이는 UnifiedBus를 SuperPoD의 통합 메모리 주소 지정과 네이티브 메모리 시맨틱스를 제공하도록 설계했으며, 목적은 컴퓨팅 시스템의 통신 지연 시간을 크게 줄이는 데 있다.1
1.4나노 ‘동등 밀도’를 어떻게 봐야 하나
화웨이는 2031년까지 τ 스케일링 기반 고급 칩 설계가 1.4나노급 트랜지스터 밀도에 해당하는 수준을 목표로 한다고 밝혔다.1 여기서 중요한 표현은 “1.4나노 공정”이 아니라 “1.4나노급 트랜지스터 밀도”다.
즉, 최첨단 노광 장비로 1.4나노 공정을 직접 구현하겠다는 의미로 읽기보다는, 설계와 회로 구조, 시스템 최적화를 묶어 그에 준하는 밀도 효과를 내겠다는 주장에 가깝다. 따라서 이 발표를 평가할 때도 공정 노드 숫자만 볼 것이 아니라 실제 지연, 전력 효율, 워크로드 성능이 얼마나 개선되는지를 함께 봐야 한다.
실제 관찰 포인트는 세 가지다.
LogicFolding이 제품 수준에서 얼마나 큰 성능 개선을 내는가
지연 감소가 전력 효율 개선으로도 이어지는가
UnifiedBus 같은 시스템 설계가 AI 컴퓨팅의 데이터 이동 병목을 얼마나 줄이는가
공정 경쟁에서 시스템 경쟁으로
화웨이의 τ 스케일링은 무어의 법칙을 단순히 대체한다기보다, 미세화가 어려워진 시대에 성능 개선의 기준을 확장하려는 제안에 가깝다. 트랜지스터를 더 작게 만드는 것만큼이나, 신호와 데이터가 이동하는 시간을 줄이는 설계 능력이 중요해지고 있다는 뜻이다.
따라서 앞으로 반도체 경쟁을 볼 때는 공정 노드 숫자만으로 판단하기 어렵다. 어느 층위에서 지연을 줄였는지, 그 결과가 실제 성능과 전력 효율로 이어졌는지, 그리고 시스템 전체 병목을 얼마나 해소했는지가 더 중요한 평가 기준이 될 것이다.
참고
2Huawei unveils new scaling law and tech that narrows gap with TSMC, Samsung
이 노트는 보도·비평·교육·연구 목적으로 작성되었습니다. 저작권 문의가 있으시면 에서 알려주세요.